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A critical look at design guidelines for SOI logic gates., und . ISCAS (3), Seite 261-264. IEEE, (2002)A floating-body dynamic supply boosting technique for low-voltage sram in nanoscale PD/SOI CMOS technologies., , , , und . ISLPED, Seite 8-13. ACM, (2007)Yield estimation via multi-cones., , , , und . DAC, Seite 1107-1112. ACM, (2012)A Disturb Decoupled Column Select 8T SRAM Cell., , und . CICC, Seite 25-28. IEEE, (2007)Hybrid Importance Splitting Importance Sampling Methodology for Fast Yield Analysis of Memory Designs., , und . ISCAS, Seite 1-5. IEEE, (2020)Hardware Acceleration of DNA Pattern Matching with Binary Memristors., , , und . ISCAS, Seite 1-5. IEEE, (2023)An elegant hardware-corroborated statistical repair and test methodology for conquering aging effects., , , , und . ICCAD, Seite 497-504. ACM, (2009)Universal statistical cure for predicting memory loss., , , und . ICCAD, Seite 236-239. IEEE Computer Society, (2011)Double error cellular automata-based error correction with skip-mode compact syndrome coding for resilient PUF design., , , , , , und . ISQED, Seite 413-418. IEEE, (2018)SRAM Local Bit Line Access Failure Analyses., , , , , und . ISQED, Seite 204-209. IEEE Computer Society, (2006)