( en | de | ru )

 

Disambiguierung von "Prabhakar, Raghu"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Scalable interconnects for reconfigurable spatial architectures.

, , , , , und . ISCA, Seite 615-628. ACM, (2019)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Vikram Singh Raghuwanshi

Prabhakar Singh

Prabhakar Joshi

Prabhakar Gore

Raghu Bhushan

 

Weitere Publikationen von Autoren mit dem selben Namen

Efficient Multiway Hash Join on Reconfigurable Hardware., , , , und . TPCTC, Volume 12257 von Lecture Notes in Computer Science, Seite 19-38. Springer, (2019)Design of programmable, energy-efficient reconfigurable accelerators.. Stanford University, USA, (2018)Scalable interconnects for reconfigurable spatial architectures., , , , , und . ISCA, Seite 615-628. ACM, (2019)Plasticine: A Reconfigurable Architecture For Parallel Paterns., , , , , , , , und . ISCA, Seite 389-402. ACM, (2017)(CGRA4HPC) 2022 Invited Speaker: Pushing the Boundaries of HPC with the Integration of AI.. IPDPS Workshops, Seite 627. IEEE, (2022)CUDA-For-Clusters: A System for Efficient Execution of CUDA Kernels on Multi-core Clusters., , und . Euro-Par, Volume 7484 von Lecture Notes in Computer Science, Seite 415-426. Springer, (2012)Training Large Language Models Efficiently with Sparsity and Dataflow., , , und . CoRR, (2023)SambaNova SN10 RDU: A 7nm Dataflow Architecture to Accelerate Software 2.0., , und . ISSCC, Seite 350-352. IEEE, (2022)Generating Configurable Hardware from Parallel Patterns., , , , , , und . ASPLOS, Seite 651-665. ACM, (2016)Revet: A Language and Compiler for Dataflow Threads., , , , , , und . CoRR, (2023)