( en | de | ru )

 

Disambiguierung von "Derrien, Steven"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Hybrid-DBT: Hardware/Software Dynamic Binary Translation Targeting VLIW.

, , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 38 (10): 1872-1885 (2019)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Nadine Derrien

Vincent Derrien

Steven Kaplan

Steven Liu

Steven Ding

 

Weitere Publikationen von Autoren mit dem selben Namen

Superword level parallelism aware word length optimization., und . DATE, Seite 1068-1073. IEEE, (2017)Efficient hardware implementation of data-flow parallel embedded systems., , und . ICSAMOS, Seite 364-371. IEEE, (2012)A Reconfigurable Parallel Disk System for Filtering Genomic Banks., , , und . Engineering of Reconfigurable Systems and Algorithms, Seite 154-166. CSREA Press, (2003)Special Issue on Applied Reconfigurable Computing., und . J. Signal Process. Syst., 94 (9): 847-848 (2022)SpecHLS: Speculative Accelerator Design Using High-Level Synthesis., , und . IEEE Micro, 42 (5): 99-107 (2022)FCCMS and the Memory Wall., und . FCCM, Seite 329-330. IEEE Computer Society, (2000)GeCoS: A framework for prototyping custom hardware design flows., , , , , , , , , und 3 andere Autor(en). SCAM, Seite 100-105. IEEE Computer Society, (2013)A semiempirical model for wakeup time estimation in power-gated logic clusters., , und . DAC, Seite 48-55. ACM, (2012)Bridging high-level synthesis and application-specific arithmetic: The case study of floating-point summations., , und . FPL, Seite 1-8. IEEE, (2017)Enabling Overclocking Through Algorithm-Level Error Detection., , und . FPT, Seite 174-181. IEEE, (2018)