( en | de | ru )

 

Disambiguierung von "Fujiwara, Hideo"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
SPIRIT: A Highly Robust Combinational Test Generation Algorithm.

, und . VTS, Seite 346-351. IEEE Computer Society, (2001)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Esther Fujiwara

Hideo Baba

Hideo Ohashi

Hideo Andreas Baba

Hideo Ikezawa-Hanada

 

Weitere Publikationen von Autoren mit dem selben Namen

A Layout Adjustment Problem for Disjoint Rectangles Preserving Orthogonal Order., , , und . GD, Volume 1547 von Lecture Notes in Computer Science, Seite 183-197. Springer, (1998)Constraining Transition Propagation for Low-Power Scan Testing Using a Two-Stage Scan Architecture., , , , und . IEEE Trans. Circuits Syst. II Express Briefs, 54-II (5): 450-454 (2007)Strongly Secure Scan Design Using Generalized Feed Forward Shift Registers., und . IEICE Trans. Inf. Syst., 98-D (10): 1852-1855 (2015)Differential Behavior Equivalent Classes of Shift Register Equivalents for Secure and Testable Scan Design., , und . IEICE Trans. Inf. Syst., 94-D (7): 1430-1439 (2011)Synthesis and Enumeration of Generalized Shift Registers for Strongly Secure SR-Equivalents., und . IEICE Trans. Inf. Syst., 100-D (9): 2232-2236 (2017)Diagnosing At-Speed Scan BIST Circuits Using a Low Speed and Low Memory Tester., , , und . IEEE Trans. Very Large Scale Integr. Syst., 15 (7): 790-800 (2007)A Latency Optimal Superstabilizing Mutual Exclusion Protocol in Unidirectional Rings., , , und . J. Parallel Distributed Comput., 62 (5): 865-884 (2002)Handling the pin overhead problem of DFTs for high-quality and at-speed tests., und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 21 (9): 1105-1113 (2002)SPIRIT: a highly robust combinational test generation algorithm., und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 21 (12): 1446-1458 (2002)A Test Generation Method Based on k-Cycle Testing for Finite State Machines., , und . IOLTS, Seite 232-235. IEEE, (2019)