Autor der Publikation

A 16-core voltage-stacked system with an integrated switched-capacitor DC-DC converter.

, , , , und . VLSIC, Seite 318-. IEEE, (2015)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

A 8×5 Gb/s source-synchronous receiver with clock generator phase error correction., , und . CICC, Seite 459-462. IEEE, (2008)Digital wireline and PLL techniques., und . CICC, IEEE, (2009)A binary-activation, multi-level weight RNN and training algorithm for processing-in-memory inference with eNVM., , und . CoRR, (2019)Supply-noise resilient adaptive clocking for battery-powered aerial microrobotic System-on-Chip in 40nm CMOS., , , und . CICC, Seite 1-4. IEEE, (2013)Automating Design of Voltage Interpolation to Address Process Variations., , , und . IEEE Trans. Very Large Scale Integr. Syst., 19 (3): 383-396 (2011)A Highly Digital MDLL-Based Clock Multiplier That Leverages a Self-Scrambling Time-to-Digital Converter to Achieve Subpicosecond Jitter Performance., , , und . IEEE J. Solid State Circuits, 43 (4): 855-863 (2008)Ivory: Early-Stage Design Space Exploration Tool for Integrated Voltage Regulators., , , , , , , und . DAC, Seite 1:1-1:6. ACM, (2017)Assisting High-Level Synthesis Improve SpMV Benchmark Through Dynamic Dependence Analysis., , , , und . IEEE Trans. Circuits Syst. II Express Briefs, 65-II (10): 1440-1444 (2018)An 8×5 Gb/s Parallel Receiver With Collaborative Timing Recovery., , , und . IEEE J. Solid State Circuits, 44 (11): 3120-3130 (2009)DNN Engine: A 28-nm Timing-Error Tolerant Sparse Deep Neural Network Processor for IoT Applications., , , und . IEEE J. Solid State Circuits, 53 (9): 2722-2731 (2018)