Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Switching activity analysis and pre-layout activity prediction for FPGAs., und . SLIP, Seite 15-21. ACM, (2003)Automated generation of banked memory architectures in the high-level synthesis of multi-threaded software., und . FPL, Seite 1-8. IEEE, (2017)An integer programming placement approach to FPGA clock power reduction., und . ASP-DAC, Seite 831-836. IEEE, (2011)Leakage power reduction in FPGA DSP circuits through algorithmic noise tolerance., und . ReConFig, Seite 1-6. IEEE, (2013)From C to Blokus Duo with LegUp high-level synthesis., , , , , , , , , und 2 andere Autor(en). FPT, Seite 486-489. IEEE, (2013)Resource and memory management techniques for the high-level synthesis of software threads into parallel FPGA hardware., , und . FPT, Seite 152-159. IEEE, (2015)ASAP: Automatic Sizing and Partitioning for Dynamic Memory Heaps in High-Level Synthesis., und . FPT, Seite 275-278. IEEE, (2019)Hybrid LUT/Multiplexer FPGA Logic Architectures., , , und . IEEE Trans. Very Large Scale Integr. Syst., 24 (4): 1280-1292 (2016)Raising FPGA Logic Density Through Synthesis-Inspired Architecture., , und . IEEE Trans. Very Large Scale Integr. Syst., 20 (3): 537-550 (2012)Physical Design Considerations for Synthesizable Standard-Cell-Based FPGAs., und . HEART, Seite 3:1-3:6. ACM, (2019)