( en | de | ru )

 

Disambiguierung von "Wu, Xiaowen"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Test and Calculation of the Total Electrical Field at Ground Level for ±500kV HVDC Overhead Transmission Line.

, , , und . CONF-CDS, Seite 140:1-140:4. ACM, (2021)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Xiaowen Jin

Xiaowen He

Xiaowen He

Xiaowen He

Xiaowen Jin

 

Weitere Publikationen von Autoren mit dem selben Namen

Dynamic Slot Allocation Multiple Access Protocol for Wireless ATM Networks., , , und . ICC (3), Seite 1560-1565. IEEE, (1997)System-Level Modeling and Analysis of Thermal Effects in Optical Networks-on-Chip., , , , , , , und . IEEE Trans. Very Large Scale Integr. Syst., 21 (2): 292-305 (2013)Satisfiability Modulo Graph Theory for Task Mapping and Scheduling on Multiprocessor Systems., , , , und . IEEE Trans. Parallel Distributed Syst., 22 (8): 1382-1389 (2011)A Hardware-Software Collaborated Method for Soft-Error Tolerant MPSoC., , , , , , , , und . ISVLSI, Seite 260-265. IEEE Computer Society, (2011)A Hierarchical Hybrid Optical-Electronic Network-on-Chip., , , , , und . ISVLSI, Seite 327-332. IEEE Computer Society, (2010)Clock Recovery for CBR Traffic in Wireless ATM Networks., , , und . ICC (1), Seite 16-20. IEEE, (1997)Formal Worst-Case Analysis of Crosstalk Noise in Mesh-Based Optical Networks-on-Chip., , , , , , , , und . IEEE Trans. Very Large Scale Integr. Syst., 21 (10): 1823-1836 (2013)System-level analysis of mesh-based hybrid optical-electronic network-on-chip., , , , , , und . ISCAS, Seite 321-324. IEEE, (2013)Crosstalk noise and bit error rate analysis for optical network-on-chip., , , , , , , , und . DAC, Seite 657-660. ACM, (2010)Active power-gating-induced power/ground noise alleviation using parasitic capacitance of on-chip memories., , , , , , , und . DATE, Seite 1221-1224. EDA Consortium San Jose, CA, USA / ACM DL, (2013)