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Redundancies and don't cares in sequential logic synthesis., , und . J. Electron. Test., 1 (1): 15-30 (1990)On the verification of sequential machines at differing levels of abstraction., , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 7 (6): 713-722 (1988)On the over-specification problem in sequential ATPG algorithms., und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 12 (10): 1599-1604 (1993)An Incomplete Scan Design Approach to Test Generation for Sequential Machines., , , und . ITC, Seite 730-734. IEEE Computer Society, (1988)Redundancies and Don't Cares in Sequential Logic Synthesis., , und . ITC, Seite 491-500. IEEE Computer Society, (1989)Irredundant sequential machines via optimal logic synthesis., , , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 9 (1): 8-18 (1990)Logic verification algorithms and their parallel implementation., , , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 8 (2): 181-189 (1989)On Efficient and Robust Constraint Generation for Practical Layout Legalization., , , , und . ISQED, Seite 379-384. IEEE Computer Society, (2008)A Robust Solution to the Timing Convergence Problem in High-Performance Design., , , , , und . ICCD, Seite 250-257. IEEE Computer Society, (1999)On the Over-Specification Problem in Sequential ATPG Algorithms., und . DAC, Seite 16-21. IEEE Computer Society Press, (1992)