Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

A Fully Integrated, Low-Noise, Cost-Effective Single-Crystal-Oscillator-Based Clock Management IC in 28-nm CMOS., , , , , , , , , und 6 andere Autor(en). IEEE J. Solid State Circuits, 59 (6): 1809-1822 (Juni 2024)A 17.5-Gb/s transceiver with a MaxEye-based autonomous adaptation., , , , , , und . ISCAS, Seite 1-4. IEEE, (2017)Tactile Speech Communication: Reception of Words and Two-Way Messages through a Phoneme-Based Display., , , und . Virtual Worlds, 3 (2): 184-207 (2024)A 52MHz -158.2dBc/Hz PN @ 100kHz Digitally Controlled Crystal Oscillator Utilizing a Capacitive-Load-Dependent Dynamic Feedback Resistor in 28nm CMOS., , , , , , , , , und 1 andere Autor(en). ISSCC, Seite 60-62. IEEE, (2022)A Single-Crystal-Oscillator-Based Clock-Management IC with 18× Start-Up Time Reduction and 0.68ppm/ºC Duty-Cycled Machine-Learning-Based RCO Calibration., , , , , , , , , und 6 andere Autor(en). ISSCC, Seite 58-60. IEEE, (2022)An RF Transceiver with Full Digital Interface Supporting 5G New Radio FR1 with 3.84Gbps DL/1.92Gbps UL and Dual-Band GNSS in 14nm FinFET CMOS., , , , , , , , , und 10 andere Autor(en). VLSI Circuits, Seite 1-2. IEEE, (2020)A 9.4MHz-to-2.4GHz Jitter-Power Reconfigurable Fractional-N Ring PLL for Multi-Standard Applications in 7nm FinFET CMOS Technology., , , , und . A-SSCC, Seite 87-90. IEEE, (2019)A 4GHz 0.73psrms-Integrated-Jitter PVT-Insensitive Fractional-N Sub-Sampling Ring PLL with a Jitter-Tracking DLL-Assisted DTC., , , , , , , und . VLSI Circuits, Seite 1-2. IEEE, (2020)An All-Zero Block Detection Scheme for Low-Complexity HEVC Encoders., , und . IEEE Trans. Multim., 18 (7): 1257-1268 (2016)A 2.4-to-4.2GHz 440.2fsrms-Integrated-Jitter 4.3mW Ring-Oscillator-Based PLL Using a Switched-Capacitor-Bias-Based Sampling PD in 4nm FinFET CMOS., , , , , , und . VLSI Technology and Circuits, Seite 1-2. IEEE, (2023)