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Hierarchical Error Diagnosis Targeting RTL Circuits., , , , und . VLSI Design, Seite 436-441. IEEE Computer Society, (2000)Cellular automata as a built in self test structure., , , , , und . ASP-DAC, Seite 319-324. ACM, (2001)Low power chips: a fabless asic perspective., und . ISLPED, Seite 347-348. ACM, (2008)Implementing the Best Processor Cores., , und . VLSI Design, Seite 17-18. IEEE Computer Society, (2008)A CAD Tool for Design of On-Chip Store & Generate Scheme., , und . VLSI Design, Seite 169-174. IEEE Computer Society, (1994)Delay Fault Test Generation with Cellular Automata., , , , und . VLSI Design, Seite 281-286. IEEE Computer Society, (1993)Partial Scan Design Based on State Transition Modeling., und . ITC, Seite 538-547. IEEE Computer Society, (1996)Modeling the unknown! Towards model-independent fault and error diagnosis., und . ITC, Seite 1094-1101. IEEE Computer Society, (1998)Fault dictionary compaction by output sequence removal., und . ICCAD, Seite 576-579. IEEE Computer Society / ACM, (1994)Theory and Application of GF(2p) Cellular Automata as On-chip Test Pattern Generator., , , , , , und . VLSI Design, Seite 556-561. IEEE Computer Society, (2000)