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An Analytical Fringe Capacitance Model for Interconnects Using Conformal Mapping., , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 25 (12): 2765-2774 (2006)A process-tolerant cache architecture for improved yield in nanoscale technologies., , , , und . IEEE Trans. Very Large Scale Integr. Syst., 13 (1): 27-38 (2005)ROM based logic (RBL) design: High-performance and low-power adders., , und . ISCAS, Seite 796-799. IEEE, (2008)Negative Bias Temperature Instability: Estimation and Design for Improved Reliability of Nanoscale Circuits., , , , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 26 (4): 743-751 (2007)Dynamic Noise Analysis with Capacitive and Inductive Coupling., , und . ASP-DAC/VLSI Design, Seite 65-70. IEEE Computer Society, (2002)Device optimization for ultra-low power digital sub-threshold operation., , und . ISLPED, Seite 96-101. ACM, (2004)Novel sizing algorithm for yield improvement under process variation in nanometer technology., , und . DAC, Seite 454-459. ACM, (2004)Testing CrossTalk Induced Delay Faults in Static CMOS Circuits Through Dynamic Timing Analysis., und . ITC, Seite 384-390. IEEE Computer Society, (2002)Statistical Timing Analysis using Levelized Covariance Propagation., , und . DATE, Seite 764-769. IEEE Computer Society, (2005)Ultralow power computing with sub-threshold leakage: a comparative study of bulk and SOI technologies., , , und . DATE, Seite 856-861. European Design and Automation Association, Leuven, Belgium, (2006)