Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Jitter injection for on-chip jitter measurement in PI-based CDRs., , , und . CICC, Seite 1-4. IEEE, (2017)A blind ADC-based CDR with digital data interpolation and adaptive CTLE and DFE., , , , und . CICC, Seite 1-4. IEEE, (2014)An 8mW frequency detector for 10Gb/s half-rate CDR using clock phase selection., , , , und . CICC, Seite 1-8. IEEE, (2013)A 0.8-1.3V 16-channel 2.5Gb/s high-speed serial transceiver in a 90nm standard CMOS process., , , , , , , , , und . CICC, Seite 131-134. IEEE, (2005)Charge recycling for power reduction in FPGA interconnect., , und . FPL, Seite 1-8. IEEE, (2013)A 5Gb/s transceiver with an ADC-based feedforward CDR and CMA adaptive equalizer in 65nm CMOS., , , , , , , , , und 5 andere Autor(en). ISSCC, Seite 168-169. IEEE, (2010)Optimizing effective interconnect capacitance for FPGA power reduction., , und . FPGA, Seite 11-20. ACM, (2014)A Dynamic Offset Control Technique for Comparator Design in Scaled CMOS Technology., , , , , , , und . IEICE Trans. Fundam. Electron. Commun. Comput. Sci., 93-A (12): 2456-2462 (2010)On-Chip Measurement of Clock and Data Jitter With Sub-Picosecond Accuracy for 10 Gb/s Multilane CDRs., , , , und . IEEE J. Solid State Circuits, 50 (4): 845-855 (2015)A Single-40 Gb/s Dual-20 Gb/s Serializer IC With SFI-5.2 Interface in 65 nm CMOS., , , , , , , , , und 8 andere Autor(en). IEEE J. Solid State Circuits, 44 (12): 3580-3589 (2009)