( en | de | ru )

 

Disambiguierung von "Reohr, William R."

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A 45 nm SOI Embedded DRAM Macro for the POWER™ Processor 32 MByte On-Chip L3 Cache.

, , , , , , , , , , und . IEEE J. Solid State Circuits, 46 (1): 64-75 (2011)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

William Masselink

William Meany

William Jórasz

William Pierson

William Herz

 

Weitere Publikationen von Autoren mit dem selben Namen

A 1 MB Cache Subsystem Prototype With 1.8 ns Embedded DRAMs in 45 nm SOI CMOS., , , , , , , , , und 11 andere Autor(en). IEEE J. Solid State Circuits, 44 (4): 1216-1226 (2009)Memories: Exploiting Them and Developing Them.. SoCC, Seite 303-310. IEEE, (2006)An on-chip dual supply charge pump system for 45nm PD SOI eDRAM., , , , , , , , , und 3 andere Autor(en). ESSCIRC, Seite 66-69. IEEE, (2008)Design SRAMs for burn-in., , , , und . VTS, Seite 164-170. IEEE Computer Society, (1993)A high-speed 128-kb MRAM core for future universal memory applications., , , , , , , , , und 5 andere Autor(en). IEEE J. Solid State Circuits, 39 (4): 678-683 (2004)A 500 MHz Random Cycle, 1.5 ns Latency, SOI Embedded DRAM Macro Featuring a Three-Transistor Micro Sense Amplifier., , , , , , , , , und 7 andere Autor(en). IEEE J. Solid State Circuits, 43 (1): 86-95 (2008)A 500MHz Random Cycle 1.5ns-Latency, SOI Embedded DRAM Macro Featuring a 3T Micro Sense Amplifier., , , , , , , , , und 7 andere Autor(en). ISSCC, Seite 486-617. IEEE, (2007)Rethinking Refresh: Increasing Availability and Reducing Power in DRAM for Cache Applications., , und . IEEE Micro, 28 (6): 47-56 (2008)A 45 nm SOI Embedded DRAM Macro for the POWER™ Processor 32 MByte On-Chip L3 Cache., , , , , , , , , und 1 andere Autor(en). IEEE J. Solid State Circuits, 46 (1): 64-75 (2011)A 45 nm SOI Embedded DRAM Macro for the POWER™ Processor 32 MByte On-Chip L3 Cache., , , , , , , , , und 1 andere Autor(en). IEEE J. Solid State Circuits, 46 (1): 64-75 (2011)