( en | de | ru )

 

Disambiguierung von "van der Meijs, Nick"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Transistor-level gate model based statistical timing analysis considering correlations.

, , , und . DATE, Seite 917-922. IEEE, (2012)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Sebastiaan Hendricus Meijsing

Stefaan Van der Vekens

Christian van der Steeg

Christian van der Linde

Adrianus van der Hoeven

 

Weitere Publikationen von Autoren mit dem selben Namen

Dynamic Thermal Estimation Methodology for High-Performance 3-D MPSoC., , und . IEEE Trans. Very Large Scale Integr. Syst., 22 (9): 1920-1933 (2014)Transistor-Level Gate Modeling for Nano CMOS Circuit Verification Considering Statistical Process Variations., , , und . PATMOS, Volume 6448 von Lecture Notes in Computer Science, Seite 190-199. Springer, (2010)Transistor-level gate model based statistical timing analysis considering correlations., , , und . DATE, Seite 917-922. IEEE, (2012)A CMOS 0.23pj Freeze Vernier Time-To-Digital Converter., , , und . NORCHIP, Seite 1-4. IEEE, (2013)Crosstalk-aware statistical interconnect delay calculation., , , und . ASP-DAC, Seite 371-376. IEEE, (2012)Digital cartesian feedback linearization of switched mode power amplifiers., , , und . ICECS, Seite 890-893. IEEE, (2010)Direct Statistical Simulation of Timing Properties in Sequential Circuits., , , , und . PATMOS, Volume 7606 von Lecture Notes in Computer Science, Seite 131-141. Springer, (2012)RDE-based transistor-level gate simulation for statistical static timing analysis., , , und . DAC, Seite 787-792. ACM, (2010)Sensitivity computation using domain-decomposition for boundary element method based capacitance extractors., , und . CICC, Seite 423-426. IEEE, (2009)A 0.1pJ Freeze Vernier time-to-digital converter in 65nm CMOS., , , und . ISCAS, Seite 85-88. IEEE, (2014)