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Disambiguierung von "Kajihara, Seiji"

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A novel capture-safety checking method for multi-clock designs and accuracy evaluation with delay capture circuits.

, , , , , , , und . VTS, Seite 197-202. IEEE Computer Society, (2012)

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Seiji Miyashiro

Seiji Osawa

 

Weitere Publikationen von Autoren mit dem selben Namen

A novel capture-safety checking method for multi-clock designs and accuracy evaluation with delay capture circuits., , , , , , , und . VTS, Seite 197-202. IEEE Computer Society, (2012)Path delay test compaction with process variation tolerance., , , , , und . DAC, Seite 845-850. ACM, (2005)A Statistical Quality Model for Delay Testing., , , , und . IEICE Trans. Electron., 89-C (3): 349-355 (2006)Acceleration Techniques of Multiple Fault Test Generation Using Vector Pair Analysis., , , und . IEICE Trans. Inf. Syst., 78-D (7): 811-816 (1995)On an Effective Selection of IDDQ Measurement Vectors for Sequential Circuits., , und . Asian Test Symposium, Seite 147-152. IEEE Computer Society, (1999)An Efficient Procedure for Obtaining Implication Relations and Its Application to Redundancy Identification., , und . Asian Test Symposium, Seite 58-63. IEEE Computer Society, (1998)On Testing of Interconnect Open Defects in Combinational Logic Circuits with Stems of Large Fanout., , , , und . ITC, Seite 83-89. IEEE Computer Society, (2002)DART: Dependable VLSI test architecture and its implementation., , , , , , , , , und . ITC, Seite 1-10. IEEE Computer Society, (2012)On validating data hold times for flip-flops in sequential circuits., , , , , und . ITC, Seite 317-325. IEEE Computer Society, (2000)On Guaranteeing Capture Safety in At-Speed Scan Testing with Broadcast-Scan-Based Test Compression., , , , , und . VLSI Design, Seite 279-284. IEEE Computer Society, (2013)