( en | de | ru )

 

Disambiguierung von "Miryala, Sandeep"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A 65nm Compute-In-Memory 7T SRAM Macro Supporting 4-bit Multiply and Accumulate Operation by Employing Charge Sharing.

, , , , , , , , , , und . ISCAS, Seite 1556-1560. IEEE, (2022)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Sandeep Sadanandan

Sandeep Kumar

Sandeep Nambiar

Sandeep Ameta

Sandeep Pal

 

Weitere Publikationen von Autoren mit dem selben Namen

Exploration of different implementation styles for graphene-based reconfigurable gates., , , und . ICICDT, Seite 21-24. IEEE, (2013)Delay model for reconfigurable logic gates based on graphene PN-junctions., , , und . ACM Great Lakes Symposium on VLSI, Seite 227-232. ACM, (2013)Modeling of Physical Defects in PN Junction Based Graphene Devices., , , , , und . J. Electron. Test., 30 (3): 357-370 (2014)An efficient method for ECSM characterization of CMOS inverter in nanometer range technologies., , , und . ISQED, Seite 665-669. IEEE, (2013)A 2.56-GS/s 12-bit 8x-Interleaved ADC With 156.6-dB FoMS in 65-nm CMOS., , , , , , und . IEEE Trans. Very Large Scale Integr. Syst., 30 (2): 123-133 (2022)NBTI effects on tree-like clock distribution networks., , , , , und . ACM Great Lakes Symposium on VLSI, Seite 279-282. ACM, (2012)Peak Prediction Using Multi Layer Perceptron (MLP) for Edge Computing ASICs Targeting Scientific Applications., , , , , , , , , und 1 andere Autor(en). ISQED, Seite 1-6. IEEE, (2022)A verilog-a model for reconfigurable logic gates based on graphene pn-junctions., , , , und . DATE, Seite 877-880. EDA Consortium San Jose, CA, USA / ACM DL, (2013)Schottky-barrier graphene nanoribbon field-effect transistors-based field-programmable gate array's configurable logic block and routing switch., , und . IET Circuits Devices Syst., 11 (6): 549-558 (2017)Ultra-low power circuits using graphene p-n junctions and adiabatic computing., , , , und . Microprocess. Microsystems, 39 (8): 962-972 (2015)