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A superscalar architecture to exploit instruction level parallelism., , , , und . Microprocess. Microsystems, 20 (7): 391-400 (1997)Applying Caching to Two-Level Adaptive Branch Prediction., , , und . DSD, Seite 186-193. IEEE Computer Society, (2001)Static Scheduling for Out-of-order Instruction Issue Processors., , und . ACAC, Seite 90-96. IEEE Computer Society, (2000)Addressing mechanisms for VLIW and superscalar processors., , , , und . Microprocess. Microprogramming, 39 (2-5): 75-78 (1993)ALU design and processor branch architecture., und . Microprocess. Microprogramming, 36 (5): 259-278 (1993)The Impact of a Realistic Cache Structure on a Statically Scheduled Architecture., , und . EUROMICRO, Seite 10325-10328. IEEE Computer Society, (1998)Dynamic Branch Prediction Using Neural Networks., , , , und . DSD, Seite 178-185. IEEE Computer Society, (2001)Investigating the Limits of Fine-Grained Parallelism in a Statically Scheduled Superscalar Architecture., und . Euro-Par, Vol. II, Volume 1124 von Lecture Notes in Computer Science, Seite 779-788. Springer, (1996)Cached Two-Level Adaptive Branch Predictors with Multiple Stages., , und . ARCS, Volume 2299 von Lecture Notes in Computer Science, Seite 179-194. Springer, (2002)An explicitly declared delayed-branch mechanism for a superscalar architecture., und . Microprocess. Microprogramming, 40 (10-12): 677-680 (1994)