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Disambiguierung von "Fujiwara, Hideo"

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An efficient scan tree design for test time reduction.

, , , und . ETS, Seite 174-179. IEEE Computer Society, (2004)

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Esther Fujiwara

Hideo Baba

Hideo Ohashi

Hideo Andreas Baba

Hideo Ikezawa-Hanada

 

Weitere Publikationen von Autoren mit dem selben Namen

Brief Announcement: Acceleration by Contention for Shared Memory Mutual Exclusion Algorithms., , und . DISC, Volume 5805 von Lecture Notes in Computer Science, Seite 172-173. Springer, (2009)A Test Generation Method Based on k-Cycle Testing for Finite State Machines., , und . IOLTS, Seite 232-235. IEEE, (2019)Non-scan design for testable data paths using thru operation., , , und . ASP-DAC, Seite 313-318. IEEE, (1997)Secure scan design using shift register equivalents against differential behavior attack., , und . ASP-DAC, Seite 818-823. IEEE, (2011)Fast false path identification based on functional unsensitizability using RTL information., , , und . ASP-DAC, Seite 660-665. IEEE, (2009)Test pattern selection to optimize delay test quality with a limited size of test set., , , , und . European Test Symposium, Seite 260. IEEE Computer Society, (2010)Optimal Wait-Free Clock Synchronisation Protocol on a Shared-Memory Multi-processor System., , , und . WDAG, Volume 1320 von Lecture Notes in Computer Science, Seite 290-304. Springer, (1997)Broadside Transition Test Generation for Partial Scan Circuits through Stuck-at Test Generation., , und . VLSI-SoC (Selected Papers), Volume 249 von IFIP, Seite 301-316. Springer, (2006)Constraining Transition Propagation for Low-Power Scan Testing Using a Two-Stage Scan Architecture., , , , und . IEEE Trans. Circuits Syst. II Express Briefs, 54-II (5): 450-454 (2007)Diagnosing At-Speed Scan BIST Circuits Using a Low Speed and Low Memory Tester., , , und . IEEE Trans. Very Large Scale Integr. Syst., 15 (7): 790-800 (2007)