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Disambiguierung von "Chi, Hsin-Chou"

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Design of timing-error-resilient systolic arrays for matrix multiplication.

, , und . ISOCC, Seite 219-222. IEEE, (2011)

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Hsin Chou

Hsin Chi

Chi-Chou Yeh

Hsin-Chi Kuan

Chi-Wu Chou

 

Weitere Publikationen von Autoren mit dem selben Namen

Efficient Switches for Network-on-Chip Based Embedded Systems., und . EUC, Volume 3824 von Lecture Notes in Computer Science, Seite 67-76. Springer, (2005)Area Utilization Based Mapping for Network-on-chip Architectures with Over-sized IP Cores., , und . HPCC-ICESS, Seite 1520-1525. IEEE Computer Society, (2012)Integrated Mapping and Scheduling for Circuit-Switched Network-on-Chip Architectures., , und . DELTA, Seite 415-420. IEEE Computer Society, (2008)Routing Tree Construction for Interconnection Network with Irregular Topologies., und . PDP, Seite 157-164. IEEE Computer Society, (2003)Decomposed Arbiters for Large Crossbars with Multi-Queue Input Buffers., und . ICCD, Seite 233-238. IEEE Computer Society, (1991)Design of a Reconfigurable Pipelined Switch for Faulty On-Chip Networks., , und . SIES, Seite 51-56. IEEE, (2010)A Deadlock-Free Routing Scheme for Interconnection Networks with Irregular Topologies., und . ICPADS, Seite 88-95. IEEE Computer Society, (1997)Efficient diagnosable design of the IEEE P1500 architecture for SoC testing., , und . NESEA, Seite 1-7. IEEE Computer Society, (2011)Efficient diagnosis of scan chains with single stuck-at faults., , und . CISS, Seite 473-476. IEEE, (2009)Design of timing-error-resilient systolic arrays for matrix multiplication., , und . ISOCC, Seite 219-222. IEEE, (2011)