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Using a Reconfigurable L1 Data Cache for Efficient Version Management in Hardware Transactional Memory., , , , , , und . PACT, Seite 361-371. IEEE Computer Society, (2011)STM2: A Parallel STM for High Performance Simultaneous Multithreading Systems., , , , , , und . PACT, Seite 221-231. IEEE Computer Society, (2011)Efficient Asynchronous RPC Calls for Microservices: DeathStarBench Study., und . CoRR, (2022)Simulating Wrong-Path Instructions in Decoupled Functional-First Simulation., , , und . ISPASS, Seite 124-133. IEEE, (2023)Many-core graph workload analysis., , , , und . SC, Seite 22:1-22:11. IEEE / ACM, (2018)Undersubscribed threading on clustered cache architectures., , , , , und . HPCA, Seite 678-689. IEEE Computer Society, (2014)TMbox: A Flexible and Reconfigurable 16-Core Hybrid Transactional Memory System., , , , , , , und . FCCM, Seite 146-153. IEEE Computer Society, (2011)DRAM Bandwidth and Latency Stacks: Visualizing DRAM Bottlenecks., , und . ISPASS, Seite 322-331. IEEE, (2022)Towards a GraphBLAS Implementation for Go., , und . IPDPS Workshops, Seite 1-4. IEEE, (2022)From Plasma to BeeFarm: Design Experience of an FPGA-Based Multicore Prototype., , , , , , , und . ARC, Volume 6578 von Lecture Notes in Computer Science, Seite 350-362. Springer, (2011)