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Design of Quad-Edge-Triggered Sequential Logic Circuits for Ternary Logic., , , und . ISMVL, Seite 37-42. IEEE, (2019)Low-Power 4-Trit Current-Steering DAC for Ternary Data Conversion., , , und . ISOCC, Seite 254-255. IEEE, (2020)Ternary Sense Amplifier Design for Ternary SRAM., , , und . ISOCC, Seite 151-152. IEEE, (2021)Design and Evaluation Frameworks for Advanced RISC-based Ternary Processor., , , , , und . DATE, Seite 1077-1082. IEEE, (2022)Optimizing Ternary Multiplier Design With Fast Ternary Adder., , , und . IEEE Trans. Circuits Syst. II Express Briefs, 70 (2): 766-770 (Februar 2023)Low-Power Ternary Multiplication Using Approximate Computing., , , , und . IEEE Trans. Circuits Syst. II Express Briefs, 68 (8): 2947-2951 (2021)Extreme Low Power Technology using Ternary Arithmetic Logic Circuits via Drastic Interconnect Length Reduction., , , , , , und . ISMVL, Seite 155-158. IEEE, (2020)Memcapacitor based Minimum and Maximum Gate Design., , und . ISOCC, Seite 75-76. IEEE, (2021)Multi-Threshold Voltages Graphene Barristor-Based Ternary ALU., , und . ISOCC, Seite 25-26. IEEE, (2019)A Logic Synthesis Methodology for Low-Power Ternary Logic Circuits., , , , und . IEEE Trans. Circuits Syst. I Regul. Pap., 67-I (9): 3138-3151 (2020)