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Disambiguierung von "Chang, Soon-Jyh"

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A 1-V, 44.6 ppm/°C bandgap reference with CDS technique.

, , , und . VLSI-DAT, Seite 1-4. IEEE, (2012)

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Soon-Nan Chang

Il-Soon Chang

Chang-Soon Park

Nithya Soonthornpanich

Sukanya Soonagahalli Lava

 

Weitere Publikationen von Autoren mit dem selben Namen

A Time Domain Built-In Self-Test Methodology for SNDR and ENOB Tests of Analog-to-Digital Converters., , und . Asian Test Symposium, Seite 52-57. IEEE Computer Society, (2004)A Noise-shaping SAR Assisted MASH 2-1 Sigma-Delta Modulator., , und . VLSI-DAT, Seite 1-4. IEEE, (2020)Histogram Based Testing Strategy for ADC., , und . ATS, Seite 51-54. IEEE, (2006)A Low Energy Consumption 10-Bit 100kS/s SAR ADC with Timing Control Adaptive Window., , , und . ISCAS, Seite 1-4. IEEE, (2018)A testable and debuggable dual-core system with thermal-aware dynamic voltage and frequency scaling., , , , , , , , , und 3 andere Autor(en). ASP-DAC, Seite 17-18. IEEE, (2016)An area- and power-efficient half-rate clock and data recovery circuit., , , , , und . ISCAS, Seite 2129-2132. IEEE, (2014)An 8-bit 400-MS/s calibration-free SAR ADC with a pre-amplifier-only comparator., , , , und . VLSI-DAT, Seite 1-4. IEEE, (2017)A 1.6-GS/s 8b Flash-SAR Time-Interleaved ADC with Top-Plate Residue Based Gain Calibration., und . ISCAS, Seite 1-5. IEEE, (2021)A Physically Unclonable Function Embedded in a SAR ADC., und . ITC-Asia, Seite 85-89. IEEE, (2022)Design and Analysis of an Energy-efficient Duo-Core SRAM-based Compute-in-Memory Accelerator., , , , und . ISCAS, Seite 1-4. IEEE, (2024)