Autor der Publikation

Floorplan and placement methodology for improved energy reduction in stacked power-domain design.

, , , , , und . ASP-DAC, Seite 444-449. IEEE, (2017)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Limits to performance spread tuning using adaptive voltage and body biasing., , und . ISCAS (1), Seite 5-8. IEEE, (2005)On the design and implementation of a wafer yield editor., und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 8 (8): 920-925 (1989)Slack-aware timing margin redistribution technique utilizing error avoidance flip-flops and time borrowing., , , und . VLSI-SoC, Seite 159-164. IEEE, (2015)Standard cell library tuning for variability tolerant designs., , , und . DATE, Seite 1-6. European Design and Automation Association, (2014)Low energy FPGA interconnect design., , und . ACM Great Lakes Symposium on VLSI, Seite 393-396. ACM, (2004)Preprocessing operators for image compression using cellular neural networks., und . ICNN, Seite 1500-1505. IEEE, (1996)Integrated circuit defect-sensitivity - theory and computational models.. The Kluwer international series in engineering and computer science Kluwer, (1993)Testing and Diagnosis of Power Switches in SOCs., , und . ETS, Seite 145-150. IEEE Computer Society, (2006)A layout defect-sensitivity extractor., und . ICCAD, Seite 538-541. IEEE Computer Society, (1989)Built-in Current Sensor for ?IDDQ Testing of Deep Submicron Digital CMOS ICs., und . VTS, Seite 53-58. IEEE Computer Society, (2004)