Autor der Publikation

Improving compressed test pattern generation for multiple scan chain failure diagnosis.

, , , und . DATE, Seite 1000-1005. IEEE, (2009)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Improve speed path identification with suspect path expressions., , , , , und . VLSI-DAT, Seite 1-4. IEEE, (2013)Diagnosing timing related cell internal defects for FinFET technology., , , , und . VLSI-DAT, Seite 1-4. IEEE, (2015)Differential Fault Simulation - a Fast Method Using Minimal Memory., und . DAC, Seite 424-428. ACM Press, (1989)Proofs: A Fast, Memory Efficient Sequential Circuit Fault Simulator., , und . DAC, Seite 535-540. IEEE Computer Society Press, (1990)Programmable Scan-Based Logic Built-In Self Test., , und . ATS, Seite 371-377. IEEE, (2007)On Modeling CMOS Library Cells for Cell Internal Fault Test Pattern Generation., , , und . ATS, Seite 103-108. IEEE, (2021)Interconnect Open Defect Diagnosis with Physical Information., , und . ATS, Seite 203-209. IEEE, (2006)Emulating and diagnosing IR-drop by using dynamic SDF., , , , und . ASP-DAC, Seite 511-516. IEEE, (2010)On-the-fly timing-aware built-in self-repair for high-speed interposer wires in 2.5-D ICs., , , und . ETS, Seite 1-2. IEEE, (2014)Improving Transition Fault Test Pattern Quality through At-Speed Diagnosis., , , , , , , , , und 1 andere Autor(en). ITC, Seite 1-9. IEEE Computer Society, (2006)