( en | de | ru )

 

Disambiguierung von "Nandwana, Romesh Kumar"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A 4.4-5.4GHz digital fractional-N PLL using ΔΣ frequency-to-digital converter.

, , , , , , , , und . VLSIC, Seite 1-2. IEEE, (2014)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Romesh Sharma

Romesh Chandra Sen

Umesh Kumar

Ajoy Kumar

Dheeraj Kumar

 

Weitere Publikationen von Autoren mit dem selben Namen

8.6 A 2.5-to-5.75GHz 5mW 0.3psrms-jitter cascaded ring-based digital injection-locked clock multiplier in 65nm CMOS., , , , und . ISSCC, Seite 152-153. IEEE, (2017)12.2 A1.8V 30-to-70MHz 87% peak-efficiency 0.32mm2 4-phase time-based buck converter consuming 3μA/MHz quiescent current in 65nm CMOS., , , , und . ISSCC, Seite 1-3. IEEE, (2015)A Process and Temperature Insensitive CMOS Linear TIA for 100 Gb/s/λ PAM-4 Optical Links., , , , , , und . IEEE J. Solid State Circuits, 54 (11): 3180-3190 (2019)A 2.0-5.5 GHz Wide Bandwidth Ring-Based Digital Fractional-N PLL With Extended Range Multi-Modulus Divider., , , , und . IEEE J. Solid State Circuits, 51 (8): 1771-1784 (2016)Clock multiplication techniques for high-speed I/Os. University of Illinois Urbana-Champaign, USA, (2017)A 7 pA/$\surdHz$ Asymmetric Differential TIA for 100Gb/s PAM-4 links with -14dBm Optical Sensitivity in 16nm CMOS., , , , , , und . ISSCC, Seite 206-207. IEEE, (2023)A 0.7V time-based inductor for fully integrated low bandwidth filter applications., , , , , , und . CICC, Seite 1-4. IEEE, (2017)A 2.8mW/Gb/s 14Gb/s serial link transceiver in 65nm CMOS., , , , , , , , und . VLSIC, Seite 352-. IEEE, (2015)23.1 A 16Mb/s-to-8Gb/s 14.1-to-5.9pJ/b source synchronous transceiver using DVFS and rapid on/off in 65nm CMOS., , , , , , , , , und . ISSCC, Seite 398-399. IEEE, (2016)A 4mW wide bandwidth ring-based fractional-n DPLL with 1.9psrms integrated-jitter., , , , und . CICC, Seite 1-4. IEEE, (2015)