Autor der Publikation

HeteroCL: A Multi-Paradigm Programming Infrastructure for Software-Defined Reconfigurable Computing.

, , , , , , , und . FPGA, Seite 242-251. ACM, (2019)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Architecture and synthesis for multi-cycle on-chip communication., , , , und . CODES+ISSS, Seite 77-78. ACM, (2003)GraphZoom: A Multi-level Spectral Approach for Accurate and Scalable Graph Embedding., , , , und . ICLR, OpenReview.net, (2020)Architecture and Synthesis for Area-Efficient Pipelining of Irregular Loop Nests., , , , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 36 (11): 1817-1830 (2017)Exploring the Limits of Semantic Image Compression at Micro-bits per Pixel., , , , und . CoRR, (2024)GraphZoom: A multi-level spectral approach for accurate and scalable graph embedding., , , , und . CoRR, (2019)Special Session: Machine Learning for Embedded System Design., , , , , , , , , und 1 andere Autor(en). CODES+ISSS, Seite 28-37. IEEE, (2023)Enabling adaptive loop pipelining in high-level synthesis., , , und . ACSSC, Seite 131-135. IEEE, (2017)Understanding Hyperdimensional Computing for Parallel Single-Pass Learning., , , und . NeurIPS, (2022)High-level synthesis with timing-sensitive information flow enforcement., , , und . ICCAD, Seite 88. ACM, (2018)Exact Memory- and Communication-aware Scheduling of DNNs on Pipelined Edge TPUs., , und . SEC, Seite 203-215. IEEE, (2022)