Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

27.1 A 460MHz at 397mV, 2.6GHz at 1.3V, 32b VLIW DSP, embedding FMAX tracking., , , , , , , , , und 12 andere Autor(en). ISSCC, Seite 452-453. IEEE, (2014)FIRECAP: Fail-Reason Capturing hardware module for a RISC-V based System on a Chip., , , , , , , und . DFT, Seite 1-6. IEEE, (2021)Scalable 0.35 V to 1.2 V SRAM Bitcell Design From 65 nm CMOS to 28 nm FDSOI., , , , , , , , und . IEEE J. Solid State Circuits, 49 (7): 1499-1505 (2014)A 0.32V, 55fJ per bit access energy, CMOS 65nm bit-interleaved SRAM with radiation Soft Error tolerance., , , , , und . ICICDT, Seite 1-4. IEEE, (2012)Scalable 0.35V to 1.2V SRAM bitcell design from 65nm CMOS to 28nm FDSOI., , , , , und . ESSCIRC, Seite 205-208. IEEE, (2013)Frequency and voltage effects on SER on a 65nm Sparc-V8 microprocessor under radiation test., , , , , , , und . IRPS, Seite 12. IEEE, (2015)Design and performance parameters of an ultra-low voltage, single supply 32bit processor implemented in 28nm FDSOI technology., , , , , , , , , und 4 andere Autor(en). ISQED, Seite 366-370. IEEE, (2015)8.4 A 0.33V/-40°C process/temperature closed-loop compensation SoC embedding all-digital clock multiplier and DC-DC converter exploiting FDSOI 28nm back-gate biasing., , , , , , , , , und 6 andere Autor(en). ISSCC, Seite 1-3. IEEE, (2015)A 240mV 1MHz, 340mV 10MHz, 40nm CMOS, 252 bits frame decoder using ultra-low voltage circuit design platform., , , , , und . ICECS, Seite 117-120. IEEE, (2011)A 2.7pJ/cycle 16MHz SoC with 4.3nW power-off ARM Cortex-M0+ core in 28nm FD-SOI., , , , , und . ESSCIRC, Seite 153-162. IEEE, (2017)