Autor der Publikation

Static Pin Mapping and SOC Test Scheduling for Cores with Multiple Test Sets.

, , , , und . ISQED, Seite 99-104. IEEE Computer Society, (2003)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Synthesis of Scan Chains for Netlist Descriptions at RT-Level., , , , , und . J. Electron. Test., 18 (2): 189-201 (2002)Boolean Functions Classification via Fixed Polarity Reed-Muller Forms., und . IEEE Trans. Computers, 46 (2): 173-186 (1997)Detecting Symmetric Variables in Boolean Functions using Generalized Reel-Muller Forms., und . ISCAS, Seite 287-290. IEEE, (1994)Generalized Reed-Muller Forms as a Tool to Detect Symmetries., und . IEEE Trans. Computers, 45 (1): 33-40 (1996)Multilevel Logic Synthesis for Arithmetic Functions., und . DAC, Seite 242-247. ACM Press, (1996)On Concurrent Test of Core-Based SOC Design., , , , , , und . J. Electron. Test., 18 (4-5): 401-414 (2002)Boolean Matching Using Generalized Reed-Muller Forms., und . DAC, Seite 339-344. ACM Press, (1994)Resource Allocation and Test Scheduling for Concurrent Test of Core-Based SoC D., , , , , , und . Asian Test Symposium, Seite 265-. IEEE Computer Society, (2001)Optimal Core Wrapper Width Selection and SOC Test Scheduling Based on 3-D Bin Packing Algorithm., , , , , , , und . ITC, Seite 74-82. IEEE Computer Society, (2002)On RTL scan design., , , , , , und . ITC, Seite 728-737. IEEE Computer Society, (2001)