( en | de | ru )

 

Disambiguierung von "Sobue, Kazuki"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A 61.5dB SNDR pipelined ADC using simple highly-scalable ring amplifiers.

, , , , , und . VLSIC, Seite 32-33. IEEE, (2012)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Sobue, Kazuki
Eine Person hinzufügen mit dem Namen Sobue, Kazuki
 

Weitere Publikationen von Autoren mit dem selben Namen

A 48 fJ/CS, 74 dB SNDR, 87 dB SFDR, 85 dB THD, 30 MS/s pipelined ADC using hybrid dynamic amplifier., , , , und . VLSIC, Seite 1-2. IEEE, (2014)An 11-Bit 250-nW 10-kS/s SAR ADC With Doubled Input Range for Biomedical Applications., , , und . IEEE Trans. Circuits Syst. I Regul. Pap., 65-I (1): 61-73 (2018)Ring Amplifiers for Switched Capacitor Circuits., , , , , und . IEEE J. Solid State Circuits, 47 (12): 2928-2942 (2012)A 1.25MS/S Two-Step Incremental ADC with 100DB DR and 110DB SFDR., , , und . VLSI Circuits, Seite 205-206. IEEE, (2018)A 19.2-mW, 81.6-dB SNDR, 4-MHz bandwidth delta-sigma modulator with shifted loop delays., , , , , , , und . ESSCIRC, Seite 221-224. IEEE, (2015)A 951-fsrms Period Jitter 3.2% Modulation Range in-Band Modulation Spread-Spectrum Clock Generator., , , , und . IEEE J. Solid State Circuits, 55 (2): 426-438 (2020)A 0.951 psrms period jitter, 3.2% modulation range, DSM-free, spread-spectrum PLL., , , , und . CICC, Seite 1-4. IEEE, (2017)A two-capacitor SAR-assisted multi-step incremental ADC with a single amplifier achieving 96.6 dB SNDR over 1.2 kHz BW., , , , , und . CICC, Seite 1-4. IEEE, (2017)A 61.5dB SNDR pipelined ADC using simple highly-scalable ring amplifiers., , , , , und . VLSIC, Seite 32-33. IEEE, (2012)A Hybrid Continuous Time Incremental and SAR Two-Step ADC with 90.5dB DR over 1MHz BW., , , , , , , , , und 1 andere Autor(en). A-SSCC, Seite 1-3. IEEE, (2021)