Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

A 4-Kb 1-to-8-bit Configurable 6T SRAM-Based Computation-in-Memory Unit-Macro for CNN-Based AI Edge Processors., , , , , , , , , und 8 andere Autor(en). IEEE J. Solid State Circuits, 55 (10): 2790-2801 (2020)A 48 TOPS and 20943 TOPS/W 512kb Computation-in-SRAM Macro for Highly Reconfigurable Ternary CNN Acceleration., , , , , , , , , und . A-SSCC, Seite 1-3. IEEE, (2021)A 28nm 1Mb Time-Domain Computing-in-Memory 6T-SRAM Macro with a 6.6ns Latency, 1241GOPS and 37.01TOPS/W for 8b-MAC Operations for Edge-AI Devices., , , , , , , , , und 10 andere Autor(en). ISSCC, Seite 1-3. IEEE, (2022)16.3 A 28nm 384kb 6T-SRAM Computation-in-Memory Macro with 8b Precision for AI Edge Chips., , , , , , , , , und 11 andere Autor(en). ISSCC, Seite 250-252. IEEE, (2021)A 55nm 1-to-8 bit Configurable 6T SRAM based Computing-in-Memory Unit-Macro for CNN-based AI Edge Processors., , , , , , , , , und 6 andere Autor(en). A-SSCC, Seite 217-218. IEEE, (2019)Circuit Design Challenges in Computing-in-Memory for AI Edge Devices., , , , , , , , , und 1 andere Autor(en). ASICON, Seite 1-4. IEEE, (2019)A Floating-Point 6T SRAM In-Memory-Compute Macro Using Hybrid-Domain Structure for Advanced AI Edge Chips., , , , , , , , , und 7 andere Autor(en). IEEE J. Solid State Circuits, 59 (1): 196-207 (Januar 2024)A 1280 x 720 Micro-LED Display Driver with 10-Bit Current-Mode Pulse Width Modulation., , , , , , , , , und 1 andere Autor(en). A-SSCC, Seite 1-3. IEEE, (2021)A 22nm 832Kb Hybrid-Domain Floating-Point SRAM In-Memory-Compute Macro with 16.2-70.2TFLOPS/W for High-Accuracy AI-Edge Devices., , , , , , , , , und 7 andere Autor(en). ISSCC, Seite 126-127. IEEE, (2023)15.2 A 28nm 64Kb Inference-Training Two-Way Transpose Multibit 6T SRAM Compute-in-Memory Macro for AI Edge Chips., , , , , , , , , und 13 andere Autor(en). ISSCC, Seite 240-242. IEEE, (2020)