Autor der Publikation

Privacy Assurance in Data-Aggregation for Multiple MAX Transactions.

, , und . COMPSAC Workshops, Seite 110-115. IEEE Computer Society, (2015)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

A Novel Approach for Testing Memories Using a Built-In Self Testing Technique., und . ITC, Seite 830-839. IEEE Computer Society, (1986)SEU tolerant SRAM cell., , , , und . ISQED, Seite 597-602. IEEE, (2011)Multiplexed redundant execution: A technique for efficient fault tolerance in chip multiprocessors., , , und . DATE, Seite 1572-1577. IEEE Computer Society, (2010)An implementation and analysis of a concurrent built-in self-test technique., und . FTCS, Seite 164-169. IEEE Computer Society, (1988)Compaction of pass/fail-based diagnostic test vectors for combinational and sequential circuits., , , , und . ASP-DAC, Seite 659-664. IEEE, (2006)Optimal Sensor Distribution for Maximum Exposure in A Region with Obstacles., , und . GLOBECOM, IEEE, (2006)Fault Tolerant Lanczos Eigensolver via an Invariant Checking Method., , und . J. Electron. Test., 37 (3): 409-422 (2021)A Study of Capture-Safe Test Generation Flow for At-Speed Testing., , , , , , , , , und 1 andere Autor(en). IEICE Trans. Fundam. Electron. Commun. Comput. Sci., 93-A (7): 1309-1318 (2010)A Novel ATPG Method for Capture Power Reduction during Scan Testing., , , , , , und . IEICE Trans. Inf. Syst., 90-D (9): 1398-1405 (2007)Diagnosing At-Speed Scan BIST Circuits Using a Low Speed and Low Memory Tester., , , und . IEEE Trans. Very Large Scale Integr. Syst., 15 (7): 790-800 (2007)