Autor der Publikation

Minimizing the system impact of router faults by means of reconfiguration and adaptive routing.

, , , , , und . Microprocess. Microsystems, (2017)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Online Path-Based Test Method for Network-on-Chip., , , , und . ISCAS, Seite 1-5. IEEE, (2019)Minimizing the system impact of router faults by means of reconfiguration and adaptive routing., , , , , und . Microprocess. Microsystems, (2017)Optimized mapping algorithm to extend lifetime of both NoC and cores in many-core system., , , , und . Integr., (2019)Design of Fault-Tolerant and Reliable Networks-on-Chip., , , , und . ISVLSI, Seite 545-550. IEEE Computer Society, (2015)Non-Blocking Testing for Network-on-Chip., , , , , , und . IEEE Trans. Computers, 65 (3): 679-692 (2016)VisualNoC: A Visualization and Evaluation Environment for Simulation and Mapping., , , , , , und . MES@ISCA, Seite 18-25. ACM, (2016)Optimizing dynamic mapping techniques for on-line NoC test., , , , , , und . ASP-DAC, Seite 227-232. IEEE, (2018)A lifetime-aware mapping algorithm to extend MTTF of Networks-on-Chip., , , , , , und . ASP-DAC, Seite 147-152. IEEE, (2018)Testing aware dynamic mapping for path-centric network-on-chip test., , , , , , und . Integr., (2019)Non-blocking BIST for continuous reliability monitoring of Networks-on-Chip., , , , , und . ISCAS, Seite 1-4. IEEE, (2017)