( en | de | ru )

 

Disambiguierung von "Kibune, Masaya"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
On-chip measurement of data jitter with sub-picosecond accuracy for 10Gb/s multilane CDRs.

, , , , und . VLSIC, Seite 1-2. IEEE, (2014)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Keine Personen gefunden für den Autorennamen Kibune, Masaya
Eine Person hinzufügen mit dem Namen Kibune, Masaya
 

Weitere Publikationen von Autoren mit dem selben Namen

A 5Gb/s adaptive DFE for 2x blind ADC-based CDR in 65nm CMOS., , , und . ISSCC, Seite 436-438. IEEE, (2011)Split Capacitor DAC Mismatch Calibration in Successive Approximation ADC., , , , , , , , , und 2 andere Autor(en). IEICE Trans. Electron., 93-C (3): 295-302 (2010)A 20Gb/s Bidirectional Transceiver Using a Resistor-Transconductor Hybrid., , , , , und . ISSCC, Seite 2102-2111. IEEE, (2006)A fractional-sampling-rate ADC-based CDR with feedforward architecture in 65nm CMOS., , , , , , und . ISSCC, Seite 166-167. IEEE, (2010)22.2 A 25Gb/s hybrid integrated silicon photonic transceiver in 28nm CMOS and SOI., , , , , , , , , und 7 andere Autor(en). ISSCC, Seite 1-3. IEEE, (2015)Split capacitor DAC mismatch calibration in successive approximation ADC., , , , , , , , , und 2 andere Autor(en). CICC, Seite 279-282. IEEE, (2009)A combined anti-aliasing filter and 2-tap FFE in 65-nm CMOS for 2× blind 2-;10 Gb/s ADC-based receivers., , , , , und . CICC, Seite 1-4. IEEE, (2010)An Adaptation Engine for a 2x Blind ADC-Based CDR in 65 nm CMOS., , , und . IEEE J. Solid State Circuits, 46 (12): 3140-3149 (2011)A dynamic offset control technique for comparator design in scaled CMOS technology., , , , , , , und . CICC, Seite 495-498. IEEE, (2008)A 10-Gb/s receiver with series equalizer and on-chip ISI monitor in 0.11-μm CMOS., , , , , und . IEEE J. Solid State Circuits, 40 (4): 986-993 (2005)