( en | de | ru )

 

Disambiguierung von "Rosinger, Paul M."

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
Combined time and information redundancy for SEU-tolerance in energy-efficient real-time systems.

, , , , und . IEEE Trans. Very Large Scale Integr. Syst., 14 (4): 323-335 (2006)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Sigurd Rösinger

Lydia Rosinger

Sven Rosinger

Peter Rösinger

Norbert Rösinger

 

Weitere Publikationen von Autoren mit dem selben Namen

Reducing Power Dissipation in SRAM during Test., , , und . J. Low Power Electron., 2 (2): 271-280 (2006)Combined time and information redundancy for SEU-tolerance in energy-efficient real-time systems., , , , und . IEEE Trans. Very Large Scale Integr. Syst., 14 (4): 323-335 (2006)Thermal-Aware SoC Test Scheduling with Test Set Partitioning and Interleaving., , , , und . DFT, Seite 477-485. IEEE Computer Society, (2006)Energy efficient SEU-tolerance in DVS-enabled real-time systems through information redundancy., , , , und . ISLPED, Seite 281-286. ACM, (2005)Thermal-Safe Test Scheduling for Core-Based System-on-Chip Integrated Circuits., , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 25 (11): 2502-2512 (2006)Minimization of Crosstalk Noise, Delay and Power Using a Modified Bus Invert Technique., , und . DATE, Seite 1372-1373. IEEE Computer Society, (2004)Joint consideration of fault-tolerance, energy-efficiency and performance in on-chip networks., , , und . DATE, Seite 1647-1652. EDA Consortium, San Jose, CA, USA, (2007)Thermal-Aware SoC Test Scheduling with Test Set Partitioning and Interleaving., , , , und . J. Electron. Test., 24 (1-3): 247-257 (2008)Scan architecture with mutually exclusive scan segment activation for shift- and capture-power reduction., , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 23 (7): 1142-1153 (2004)Minimizing test power in SRAM through reduction of pre-charge activity., , , und . DATE, Seite 1159-1164. European Design and Automation Association, Leuven, Belgium, (2006)