( en | de | ru )

 

Disambiguierung von "Lee, Jae-Jin"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A Diagnosable Network-on-Chip for FPGA Verification of Intellectual Properties.

, , , und . IEEE Des. Test, 36 (2): 81-87 (2019)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Jae Jin Kim

Jae Jin Myung

Seung-Jae Lee

Jae-Hoon Lee

Jae One Lee

 

Weitere Publikationen von Autoren mit dem selben Namen

New Lookup Tables and Searching Algorithms for Fast H.264/AVC CAVLC Decoding., , und . IEEE Trans. Circuits Syst. Video Techn., 20 (7): 1007-1017 (2010)Application specific processor for multi-standard video decoding., und . ISOCC, Seite 436-439. IEEE, (2011)Bit-level super-systolic array for FIR filter with a FPGA-based bit-serial semi-systolic multiplier., und . FPGA, Seite 249. ACM, (2004)User Recognition Based on Human Body Impulse Response: A Feasibility Study., , , , und . IEEE Access, (2020)Flexible Multi-Core Platform for a Multiple-Format Video Decoder., , , , , und . J. Signal Process. Syst., 80 (2): 163-179 (2015)A New Application-Specific PLD Architecture., und . IEICE Trans. Fundam. Electron. Commun. Comput. Sci., 88-A (6): 1425-1433 (2005)84% High efficiency dynamic voltage scaler with nano-second settling time based on charge-pump and BWC-DAC., , und . Microelectron. J., (2018)A Diagnosable Network-on-Chip for FPGA Verification of Intellectual Properties., , , und . IEEE Des. Test, 36 (2): 81-87 (2019)Design of a Reversible PLD Architecture., , und . ARC, Volume 4419 von Lecture Notes in Computer Science, Seite 85-90. Springer, (2007)Efficient spiking neural network training and inference with reduced precision memory and computing., , , , , und . IET Comput. Digit. Tech., 13 (5): 397-404 (2019)