( en | de | ru )

 

Disambiguierung von "Matsuzawa, Akira"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A 3.6 GHz Low-Noise Fractional-N Digital PLL Using SAR-ADC-Based TDC.

, , , und . IEEE J. Solid State Circuits, 51 (10): 2345-2356 (2016)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Akira Hayashima

Akira Hori

Akira Satake

Akira Hayashima

Akira Yasui

 

Weitere Publikationen von Autoren mit dem selben Namen

Feedforward compensation technique for all digital phase locked loop based synthesizers., , und . ISCAS, IEEE, (2006)A Fifth-Order Continuous-Time Delta-Sigma Modulator With Single-Opamp Resonator., , , , , und . IEEE J. Solid State Circuits, 45 (4): 697-706 (2010)A Compact, Low-Power and Low-Jitter Dual-Loop Injection Locked PLL Using All-Digital PVT Calibration., , , , , und . IEEE J. Solid State Circuits, 49 (1): 50-60 (2014)A 3.6 GHz Low-Noise Fractional-N Digital PLL Using SAR-ADC-Based TDC., , , und . IEEE J. Solid State Circuits, 51 (10): 2345-2356 (2016)Ultralow-Voltage High-Speed Flash ADC Design Strategy Based on FoM-Delay Product., , , und . IEEE Trans. Very Large Scale Integr. Syst., 23 (8): 1518-1527 (2015)Tunable CMOS Power Amplifiers for Reconfigurable Transceivers., , , und . IEICE Trans. Fundam. Electron. Commun. Comput. Sci., 94-A (11): 2394-2401 (2011)A Consideration of Threshold Voltage Mismatch Effects and a Calibration Technique for Current Mirror Circuits., , und . IEICE Trans. Electron., 101-C (4): 224-232 (2018)A Study on Fully Digital Clock Data Recovery Utilizing Time to Digital Converter., , und . IEICE Trans. Electron., 90-C (6): 1311-1314 (2007)Analog IC Technologies for Future Wireless Systems.. IEICE Trans. Electron., 89-C (4): 446-454 (2006)The Effects of Switch Resistances on Pipelined ADC Performances and the Optimization for the Settling Time., und . IEICE Trans. Electron., 90-C (6): 1165-1171 (2007)