Autor der Publikation

A Single-Chip 64-Channel Ultrasound RX-Beamformer Including Analog Front-End and an LUT for Non-Uniform ADC-Sample-Clock Generation.

, , , , , , , , , und . IEEE Trans. Biomed. Circuits Syst., 11 (1): 87-97 (2017)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

A Coefficient-Error-Robust Feed-Forward Equalizing Transmitter for Eye-Variation and Power Improvement., , , , , und . IEEE J. Solid State Circuits, 51 (8): 1902-1914 (2016)A QDR-Based 6-GB/s Parallel Transceiver With Current-Regulated Voltage-Mode Output Driver and Byte CDR for Memory Interface., , , und . IEEE Trans. Circuits Syst. II Express Briefs, 60-II (2): 91-95 (2013)A 10-bit 25-MS/s 1.25-mW Pipelined ADC With a Semidigital Gm-Based Amplifier., , , , und . IEEE Trans. Circuits Syst. II Express Briefs, 60-II (3): 142-146 (2013)5.5 A quadrature relaxation oscillator with a process-induced frequency-error compensation loop., , , , und . ISSCC, Seite 94-95. IEEE, (2017)A 20-Gb/s/pin 0.0024-mm2 Single-Ended DECS TRX with CDR-less Self-Slicing/Auto-Deserialization to Improve Tolerance on Duty Cycle Error and RX Supply Noise for DCC/CDR-less Short-Reach Memory Interfaces., , , , und . ISSCC, Seite 1-3. IEEE, (2022)Equalized on-chip interconnect: modeling, analysis, and design.. Massachusetts Institute of Technology, Cambridge, MA, USA, (2010)ndltd.org (oai:dspace.mit.edu:1721.1/58076).A 12-Gb/s AC-Coupled FFE TX With Adaptive Relaxed Impedance Matching Achieving Adaptation Range of 35-75Ω Z0 and 30-550Ω RRX., , und . A-SSCC, Seite 209-212. IEEE, (2018)A 192pW Hybrid Bandgap-Vth Reference with Process Dependence Compensated by a Dimension-Induced Side-Effect., , , , und . ISSCC, Seite 308-310. IEEE, (2019)Equalized interconnects for on-chip networks: modeling and optimization framework., und . ICCAD, Seite 552-559. IEEE Computer Society, (2007)A Layout Generator of Latch, Flip-Flop, and Shift Register for High-Speed Links., , , , und . ISOCC, Seite 19-20. IEEE, (2022)