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Identification of Feedback Bridging Faults with Oscillation., , und . Asian Test Symposium, Seite 25-. IEEE Computer Society, (1999)On Detecting Delay Faults Using Time-to-Digital Converter Embedded in Boundary Scan., , , und . IEICE Trans. Inf. Syst., 96-D (9): 1986-1993 (2013)Identification and Frequency Estimation of Feedback Bridging Faults Generating Logical Oscillation in CMOS Circuits., , und . IEICE Trans. Inf. Syst., 87-D (3): 571-579 (2004)Test Data Reduction for BIST-Aided Scan Test Using Compatible Flip-Flops and Shifting Inverter Code., , und . Asian Test Symposium, Seite 163-166. IEEE Computer Society, (2010)New Class of Tests for Open Faults with Considering Adjacent Lines., , , , , , und . Asian Test Symposium, Seite 301-306. IEEE Computer Society, (2009)Test Time Reduction for I DDQ Testing by Arranging Test Vectors., , und . Asian Test Symposium, Seite 423-428. IEEE Computer Society, (2002)Reducing Scan Shifts Using Folding Scan Trees., , , , und . Asian Test Symposium, Seite 6-11. IEEE Computer Society, (2003)On Configuring Scan Trees to Reduce Scan Shifts based on a Circuit Structure., , , , und . DELTA, Seite 269-274. IEEE Computer Society, (2004)Practical Fault Coverage of Supply Current Tests for Bipolar ICs., , , und . DELTA, Seite 189-194. IEEE Computer Society, (2004)Efficient test length reduction techniques for interposer-based 2.5D ICs., , , , und . VLSI-DAT, Seite 1-4. IEEE, (2014)