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A Current Mirror Based Read Circuit Design with Multi-Level Capability for Resistive Switching Devices., , , und . ICEIC, Seite 1-4. IEEE, (2024)Accelerated Addition in Resistive RAM Array Using Parallel-Friendly Majority Gates., und . IEEE Trans. Very Large Scale Integr. Syst., 29 (6): 1108-1121 (2021)A RRAM Characterization System with Flexible Readout Operations using an Integrating ADC., , , , und . PRIME, Seite 245-248. IEEE, (2023)A High-speed Low-power Sense Amplifier for the RRAM Array with Multi-level Reading Function using 130-nm Technology., , , , und . ICECS, Seite 1-4. IEEE, (2023)A Read Circuit Design for Multi-Level RRAM Cells Exhibiting Small Resistance Windows., und . MWSCAS, Seite 1-2. IEEE, (2022)A Mixed-Signal Interface Circuit for Integration of Embedded 1T1R RRAM Arrays., und . SOCC, Seite 1-5. IEEE, (2022)Simulating large neural networks embedding MLC RRAM as weight storage considering device variations., , , , , , und . LASCAS, Seite 1-4. IEEE, (2021)A Parallel-friendly Majority Gate to Accelerate In-memory Computation., und . ASAP, Seite 93-100. IEEE, (2020)A Structured Approach for Embedded Memory Integration of Emerging Memory Technologies., , , , und . LASCAS, Seite 1-5. IEEE, (2024)Mitigating the Effects of RRAM Process Variation on the Accuracy of Artificial Neural Networks., , , , , , , und . SAMOS, Volume 13227 von Lecture Notes in Computer Science, Seite 401-417. Springer, (2021)