Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Managing verification error traces with bounded model debugging., , und . ASP-DAC, Seite 601-606. IEEE, (2010)Abstraction and Refinement Techniques in Automated Design Debugging., und . MTV, Seite 88-93. IEEE Computer Society, (2006)An Automated Framework for Correction and Debug of PSL Assertions., , und . MTV, Seite 9-12. IEEE Computer Society, (2010)Improved Design Debugging Using Maximum Satisfiability., , , , und . FMCAD, Seite 13-19. IEEE Computer Society, (2007)Automated debugging with high level abstraction and refinement., und . HLDVT, Seite 26-31. IEEE Computer Society, (2009)Toward Automated ECOs in FPGAs., , , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 30 (1): 18-30 (2011)A performance-driven QBF-based iterative logic array representation with applications to verification, debug and test., , , , und . ICCAD, Seite 240-245. IEEE Computer Society, (2007)Diagnosing multiple transition faults in the absence of timing information., , , und . ACM Great Lakes Symposium on VLSI, Seite 193-196. ACM, (2005)Bounded Model Debugging., , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 29 (11): 1790-1803 (2010)Maximum circuit activity estimation using pseudo-boolean satisfiability., , , , und . DATE, Seite 1538-1543. EDA Consortium, San Jose, CA, USA, (2007)