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An Interrupt Controller for FPGA-based Multiprocessors., , , , , , und . ICSAMOS, Seite 82-87. IEEE, (2007)Hardware DWT accelerator for MultiProcessor System-on-Chip on FPGA., , , , , , und . ICSAMOS, Seite 107-114. IEEE, (2006)A design methodology to implement memory accesses in high-level synthesis., , und . CODES+ISSS, Seite 49-58. ACM, (2011)Symbolic optimization of interacting controllers based onredundancy identification and removal., , , , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 19 (7): 760-772 (2000)Enabling Automated Bug Detection for IP-Based Designs Using High-Level Synthesis., , und . IEEE Des. Test, 35 (5): 54-62 (2018)Reduction of Fault Detection Costs through Testable Design of Sequential Architectures with Signal Feedbacks., , , , , und . DFT, Seite 223-230. IEEE Computer Society, (1993)An Expert Solution to Functional Testability Analysis of VLSI Circuits., , , , , und . SEKE, Seite 263-265. Knowledge Systems Institute, (1993)Symbolic Optimization of FSM Networks Based on Sequential ATPG Techniques., , , , und . DAC, Seite 467-470. ACM Press, (1996)SYNAPTIC Project: Regularity Applied to Enhance Manufacturability and Yield at Several Abstraction Levels., , , , , , , , , und 3 andere Autor(en). ARCS Workshops, VDE-Verlag, (2011)Bambu: A modular framework for the high level synthesis of memory-intensive applications., und . FPL, Seite 1-4. IEEE, (2013)