From post

копировать удалить добавить публикацию в буфер
Запись сообщества
посмотреть историю данной записи
URL
DOI
BibTeX
EndNote
APA
Chicago
DIN 1505
Harvard
MSOffice XML

13.2 A 32Gb 8.0Gb/s/pin DDR5 SDRAM with a Symmetric-Mosaic Architecture in a 5th-Generation 10nm DRAM Process.

I. Choi, S. Hong, K. Kim, J. Hwang, S. Woo, Y. Kim, C. Cho, E. Lee, H. Lee, M. Jung, H. Jung, J. Hwang, J. Yoon, W. Lim, H. Yoo, W. Lee, J. Oh, D. Lee, J. Lee, J. Kim, Y. Kim, S. Park, B. Ho, B. Na, H. Choi, C. Lee, S. Lee, H. Shin, Y. Lee, J. Ryu, S. Shin, S. Park, D. Lim, S. Bae, Y. Sohn, T. Oh, и S. Hwang. ISSCC, стр. 234-236. IEEE, (2024)

Please choose a person to relate this publication to

To differ between persons with the same name, the academic degree and the title of an important publication will be displayed.

Na Na r

Na Zhang

Na Lin

Na Wei

Na Li

Другие публикации лиц с тем же именем

An 8.5-Gb/s/Pin 12-Gb LPDDR5 SDRAM With a Hybrid-Bank Architecture, Low Power, and Speed-Boosting Techniques.C. Lee, H. Chi, J. Heo, J. Park, J. Jang, D. Lee, J. Jung, D. Lee, D. Kim, K. Kim и 18 other автор(ы). IEEE J. Solid State Circuits, 56 (1): 212-224 (2021)A 7.5Gb/s/pin LPDDR5 SDRAM With WCK Clocking and Non-Target ODT for High Speed and With DVFS, Internal Data Copy, and Deep-Sleep Mode for Low Power.K. Ha, C. Lee, D. Lee, D. Moon, J. Jang, H. Hwang, H. Chi, J. Park, S. Shin, D. Park и 20 other автор(ы). ISSCC, стр. 378-380. IEEE, (2019)A 7.5 Gb/s/pin 8-Gb LPDDR5 SDRAM With Various High-Speed and Low-Power Techniques.K. Ha, S. Lee, Y. Park, H. Kwon, T. Oh, Y. Sohn, S. Bae, K. Park, J. Lee, C. Lee и 7 other автор(ы). IEEE J. Solid State Circuits, 55 (1): 157-166 (2020)13.2 A 32Gb 8.0Gb/s/pin DDR5 SDRAM with a Symmetric-Mosaic Architecture in a 5th-Generation 10nm DRAM Process.I. Choi, S. Hong, K. Kim, J. Hwang, S. Woo, Y. Kim, C. Cho, E. Lee, H. Lee, M. Jung и 27 other автор(ы). ISSCC, стр. 234-236. IEEE, (2024)25.2 A 16Gb Sub-1V 7.14Gb/s/pin LPDDR5 SDRAM Applying a Mosaic Architecture with a Short-Feedback 1-Tap DFE, an FSS Bus with Low-Level Swing and an Adaptively Controlled Body Biasing in a 3rd-Generation 10nm DRAM.Y. Kim, H. Kim, J. Choi, M. Ahn, D. Lee, S. Cho, D. Park, Y. Park, M. Jang, Y. Kim и 24 other автор(ы). ISSCC, стр. 346-348. IEEE, (2021)A 1.2V 12.8GB/s 2Gb mobile Wide-I/O DRAM with 4×128 I/Os using TSV-based stacking.J. Kim, C. Oh, H. Lee, D. Lee, H. Hwang, S. Hwang, B. Na, J. Moon, J. Kim, H. Park и 13 other автор(ы). ISSCC, стр. 496-498. IEEE, (2011)A 1.2 V 12.8 GB/s 2 Gb Mobile Wide-I/O DRAM With 4 × 128 I/Os Using TSV Based Stacking.J. Kim, C. Oh, H. Lee, D. Lee, H. Hwang, S. Hwang, B. Na, J. Moon, J. Kim, H. Park и 12 other автор(ы). IEEE J. Solid State Circuits, 47 (1): 107-116 (2012)22.2 An 8.5Gb/s/pin 12Gb-LPDDR5 SDRAM with a Hybrid-Bank Architecture using Skew-Tolerant, Low-Power and Speed-Boosting Techniques in a 2nd generation 10nm DRAM Process.H. Chi, C. Lee, J. Park, J. Heo, J. Jung, D. Lee, D. Kim, D. Park, K. Kim, S. Kim и 29 other автор(ы). ISSCC, стр. 382-384. IEEE, (2020)

Что такое BibSonomy?: С чего начать; Кнопки для браузера; Помощь
Разработчикам: Обзор; API-документация

Контакт и защита личных данных: о нас; Cookies; Сообщить о проблеме; BibSonomy Вики

Интеграция: PUMA; Расширение для TYPO3; Плагин для; Клиент Java REST; Поддерживаемые источники; далее

О BibSonomy: Команда; Блог; Список рассылки
Социальные сети: Наш Twitter