Autor der Publikation

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

A high-performance low VMIN 55nm 512Kb disturb-free 8T SRAM with adaptive VVSS control., , , , , , , , , und 9 andere Autor(en). SoCC, Seite 197-200. IEEE, (2011)Design and implementation of dynamic Word-Line pulse write margin monitor for SRAM., , , , , , , , , und 1 andere Autor(en). APCCAS, Seite 116-119. IEEE, (2012)An all-digital bit transistor characterization scheme for CMOS 6T SRAM array., , , , , , , , , und . ISCAS, Seite 2485-2488. IEEE, (2012)High-performance 0.6V VMIN 55nm 1.0Mb 6T SRAM with adaptive BL bleeder., , , , , , , , , und 6 andere Autor(en). ISCAS, Seite 1831-1834. IEEE, (2012)An all-digital Read Stability and Write Margin characterization scheme for CMOS 6T SRAM array., , , , , , , , , und 1 andere Autor(en). VLSI-DAT, Seite 1-4. IEEE, (2012)Embedded SRAM ring oscillator for in-situ measurement of NBTI and PBTI degradation in CMOS 6T SRAM array., , , , , , , , , und . VLSI-DAT, Seite 1-4. IEEE, (2012)A 55nm 0.5V 128Kb cross-point 8T SRAM with data-aware dynamic supply Write-assist., , , , , , , , , und 3 andere Autor(en). SoCC, Seite 218-223. IEEE, (2012)A Local Computing Cell and 6T SRAM-Based Computing-in-Memory Macro With 8-b MAC Operation for Edge AI Chips., , , , , , , , , und 11 andere Autor(en). IEEE J. Solid State Circuits, 56 (9): 2817-2831 (2021)15.5 A 28nm 64Kb 6T SRAM Computing-in-Memory Macro with 8b MAC Operation for AI Edge Chips., , , , , , , , , und 17 andere Autor(en). ISSCC, Seite 246-248. IEEE, (2020)Method for resolving simultaneous same-row access in Dual-Port 8T SRAM with asynchronous dual-clock operation., , und . SoCC, Seite 105-109. IEEE, (2013)