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An Embedded DRAM Technology for High-Performance NAND Flash Memories., , , , , und . IEEE J. Solid State Circuits, 47 (2): 536-546 (2012)A cell transistor scalable DRAM array architecture., und . IEEE J. Solid State Circuits, 37 (5): 587-591 (2002)Future system and memory architectures: Transformations by technology and applications., , und . ISSCC, Seite 530. IEEE, (2011)Highly Reliable Reference Bitline Bias Designs for 64 Mb and 128 Mb Chain FeRAMs., , , , , und . IEEE J. Solid State Circuits, 50 (5): 1324-1331 (2015)A Scalable Shield-Bitline-Overdrive Technique for Sub-1.5 V Chain FeRAMs., , , , , , , , , und 9 andere Autor(en). IEEE J. Solid State Circuits, 46 (9): 2171-2179 (2011)A 100 MHz Ladder FeRAM Design With Capacitance-Coupled-Bitline (CCB) Cell., , und . IEEE J. Solid State Circuits, 46 (3): 681-689 (2011)A 7T-SRAM With Data-Write Technique by Capacitive Coupling., , , , und . IEEE J. Solid State Circuits, 54 (2): 596-605 (2019)An embedded DRAM technology for high-performance NAND flash memories., , , , , und . ISSCC, Seite 504-505. IEEE, (2011)A novel power-off mode for a battery-backup DRAM., und . IEEE J. Solid State Circuits, 32 (1): 86-91 (1997)A 76-mm2 8-Mb chain ferroelectric memory., , , , , , , , , und 3 andere Autor(en). IEEE J. Solid State Circuits, 36 (11): 1713-1720 (2001)