( en | de | ru )

 

Disambiguierung von "Papaefthymiou, Marios C."

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
TIM: A Timing Package for Two-Phase, Level-Clocked Circuitry.

, und . DAC, Seite 497-502. ACM Press, (1993)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Marios Strapatsakis

Spyros Papaefthymiou

Marios Psychogios

Marios Papakyriacou

Marios Kakoullis

 

Weitere Publikationen von Autoren mit dem selben Namen

Block-based multiperiod dynamic memory design for low data-retention power., und . IEEE Trans. Very Large Scale Integr. Syst., 11 (6): 1006-1018 (2003)Design of a 20-mb/s 256-state Viterbi decoder., und . IEEE Trans. Very Large Scale Integr. Syst., 11 (6): 965-975 (2003)Maximizing Performance by Retiming and Clock Skew Scheduling., , und . DAC, Seite 231-236. ACM Press, (1999)Retiming edge-triggered circuits under general delay models., und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 16 (12): 1393-1408 (1997)Practical repeater insertion for low power: what repeater library do we need?, , und . IEEE Trans. Comput. Aided Des. Integr. Circuits Syst., 25 (5): 917-924 (2006)Incorporation of input glitches into power macromodeling., und . ISCAS (4), Seite 846-849. IEEE, (2002)Resonant-Clock Latch-Based Design., , und . IEEE J. Solid State Circuits, 43 (4): 864-873 (2008)A 5.5GS/s 28mW 5-bit flash ADC with resonant clock distribution., , und . ESSCIRC, Seite 155-158. IEEE, (2011)A charge-recovery 600MHz FIR filter with 1.5-cycle latency overhead., , , und . ESSCIRC, Seite 160-163. IEEE, (2009)HyPE: hybrid power estimation for IP-based programmable systems., und . ASP-DAC, Seite 606-609. ACM, (2003)