( en | de | ru )

 

Disambiguierung von "Jeong, Deog-Kyoon"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A 800-Mb/s 0.89-pJ/b reference-less optical receiver with pulse-position-modulation scheme.

, , , und . ISCAS, Seite 2346-2349. IEEE, (2016)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Su-Jeong Jeong

Wonrae Jeong

Hyung-Gon Jeong

Hang-Kyun Jeong

Chang-Kyo Jeong

 

Weitere Publikationen von Autoren mit dem selben Namen

A 0.032mm2 3.1mW synthesized pixel clock generator with 30psrms integrated jitter and 10-to-630MHz DCO tuning range., , , , , und . ISSCC, Seite 250-251. IEEE, (2013)A 10 Gb/s voltage swing level controlled output driver in 65-nm CMOS technology., und . ISOCC, Seite 53-56. IEEE, (2012)Virtual minimum potential queuing., , und . J. High Speed Networks, 16 (4): 323-339 (2007)Practical considerations in the design and implementation of time synchronization systems using IEEE 1588., und . IEEE Communications Magazine, 47 (11): 164-170 (2009)A Practical Implementation of IEEE 1588-2008 Transparent Clock for Distributed Measurement and Control Systems., und . IEEE Trans. Instrumentation and Measurement, 59 (2): 433-439 (2010)A 10-Gb/s 6-Vpp differential modulator driver in 65-nm CMOS., , und . ISCAS, Seite 1869-1872. IEEE, (2014)V-P cache: a storage efficient virtual cache organization., , , , und . Microprocess. Microsystems, 17 (9): 537-546 (1993)A 10-Gb/s, 0.03-mm2, 1.28-pJ/bit Half-Rate All-Digital Injection-Locked Clock and Data Recovery with Maximum Timing-Margin Tracking Loop., , , , und . A-SSCC, Seite 73-76. IEEE, (2018)A theoretical analysis of phase shift in pulse injection-locked oscillators., , , , , und . ISCAS, Seite 1662-1665. IEEE, (2016)A 10-Gb/s, 0.03-mm2, 1.28-pJ/bit Half-Rate Injection-Locked CDR With Path Mismatch Tracking Loop in a 28-nm CMOS Technology., , , , , und . IEEE J. Solid State Circuits, 54 (10): 2812-2822 (2019)