( en | de | ru )

 

Disambiguierung von "Chu, Yuan-Hua"

Autor der Publikation

KopierenLöschenDiese Publikation zur Ablage hinzufügen
A 0.48V 0.57nJ/pixel video-recording SoC in 65nm CMOS.

, , , , , , , , , , , , , , , , , und . ISSCC, Seite 158-159. IEEE, (2013)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

Hua Yuan

Chi-Hua Chu

Chia-hua Chu

Fang Yuan

Jing Yuan

 

Weitere Publikationen von Autoren mit dem selben Namen

PVT-aware digital controlled voltage regulator design for ultra-low-power (ULP) DVFS systems., , , , , und . SoCC, Seite 136-139. IEEE, (2014)Low-Voltage Low-Power CMOS True-Single-Phase Clocking Scheme with Locally Asynchronous Logic Circuits., , , , , und . ISCAS, Seite 1572-1575. IEEE, (1995)Separate Clock Network Voltage for Correcting Random Errors in ULV Clocked Storage Cells., , , , , , , , und . IEEE Trans. Circuits Syst. II Express Briefs, 61-II (12): 947-951 (2014)Collaborative voltage scaling with online STA and variable-latency datapath., , , , , , , und . ACM Great Lakes Symposium on VLSI, Seite 347-352. ACM, (2010)Energy-efficient RISC design with on-demand circuit-level timing speculation., , , , und . ASP-DAC, Seite 477-478. IEEE, (2012)An energy-efficient level converter with high thermal variation immunity for sub-threshold to super-threshold operation., , , und . SoCC, Seite 5-10. IEEE, (2012)Design of STR level converters for SoCs using the multi-island dual-VDD design technique., , , und . ISCAS, IEEE, (2006)A 3 MHz-to-1.8 GHz 94 μW-to-9.5 mW 0.0153-mm2 all-digital delay-locked loop in 65-nm CMOS., , , , , , und . A-SSCC, Seite 361-364. IEEE, (2014)An ultra-low power interface CMOS IC design for biosensor applications., , , , , , , , , und 1 andere Autor(en). MWSCAS, Seite 1196-1199. IEEE, (2012)A 0.48V 0.57nJ/pixel video-recording SoC in 65nm CMOS., , , , , , , , , und 8 andere Autor(en). ISSCC, Seite 158-159. IEEE, (2013)