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3NVIDIA Tensor Core Programmability, Performance & Precision
S. Markidis, S. Der Chien, E. Laure, I. Peng, und J. Vetter. arXiv preprint arXiv:1803.04014, (2018)
vor 6 Jahren von @loroch
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GPU
NVIDIA
architecture
hardware
performance
GPUNVIDIAarchitecturehardwareperformance
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1A Scalable Near-Memory Architecture for Training Deep Neural Networks on Large In-Memory Datasets
F. Schuiki, M. Schaffner, F. Gürkaynak, und L. Benini. (2018)
vor 6 Jahren von @loroch
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architecture
deep_learning
hardware
training
architecturedeep_learninghardwaretraining
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1Analysis of Hardware Security to Prevent the Scan Based Attacks by using Sticky Counter
R. Krishna. International Journal of Trend in Scientific Research and Development, 2 (3): 1266-1278 (April 2018)
vor 6 Jahren von @ijtsrd
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&
AES
Chain
Communication
Comparison
Electronics
Engineering
Flipped
Hardware
On-Chip
Scan
logic
obfuscation
security
&AESChainCommunicationComparisonElectronicsEngineeringFlippedHardwareOn-ChipScanlogicobfuscationsecurity
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3XNORBIN: A 95 TOp/s/W hardware accelerator for binary convolutional neural networks
A. Al Bahou, G. Karunaratne, R. Andri, L. Cavigelli, und L. Benini. COOL CHIPS, Seite 1-3. IEEE, IEEE, (2018)
vor 6 Jahren von @loroch
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architecture
deep_learning
hardware
architecturedeep_learninghardware
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1A Review of design of Binary Golay Code and Extended Binary Golay Code for error correction
M. Singh. International Journal of Trend in Scientific Research and Development, 2 (3): 1670-1674 (April 2018)
vor 6 Jahren von @ijtsrd
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&
CRC
Code
Communication
Decoding
Delay
Electronics
Encoding
Engineering
FPGA
Golay
Operational
hardware
optimization
&CRCCodeCommunicationDecodingDelayElectronicsEncodingEngineeringFPGAGolayOperationalhardwareoptimization
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4Toolflows for Mapping Convolutional Neural Networks on FPGAs: A Survey and Future Directions
S. Venieris, A. Kouris, und C. Bouganis. ACM Computing Surveys (CSUR), 51 (3): 56 (2018)
vor 6 Jahren von @loroch
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architecture
compiler
deep_learning
fpga
hardware
synthesis
architecturecompilerdeep_learningfpgahardwaresynthesis
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1Touchless Touchscreen
A. Rai. International Journal of Trend in Scientific Research and Development, 2 (4): 2699-2700 (Juni 2018)
vor 6 Jahren von @ijtsrd
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Computer
Hardware
ComputerHardware
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2Learning Recurrent Binary/Ternary Weights
A. Ardakani, Z. Ji, S. Smithson, B. Meyer, und W. Gross. (2018)
vor 6 Jahren von @loroch
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binary
hardware
lstm
rnn
ternary
binaryhardwarelstmrnnternary
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1The ARM scalable vector extension
N. Stephens, S. Biles, M. Boettcher, J. Eapen, M. Eyole, G. Gabrielli, M. Horsnell, G. Magklis, A. Martinez, N. Premillieu und 1 andere Autor(en). IEEE Micro, 37 (2): 26--39 (2017)
vor 6 Jahren von @loroch
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ARM
SIMD
architecture
hardware
vectorization
ARMSIMDarchitecturehardwarevectorization
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1Loihi: A neuromorphic manycore processor with on-chip learning
M. Davies, N. Srinivasa, T. Lin, G. Chinya, Y. Cao, S. Choday, G. Dimou, P. Joshi, N. Imam, S. Jain und 1 andere Autor(en). IEEE Micro, 38 (1): 82--99 (2018)
vor 6 Jahren von @loroch
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deep_learning
hardware
neuromorphic
spiking
deep_learninghardwareneuromorphicspiking
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2Die Stacking Is Happening
X. Hu, D. Stow, und Y. Xie. IEEE Micro, 38 (1): 22--28 (2018)
vor 6 Jahren von @loroch
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die_stacking
hardware
die_stackinghardware
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1Bluetooth Broadcasting
S. Selvanayaki. International Journal of Trend in Scientific Research and Development, 2 (6): 623-625 (Oktober 2018)
vor 6 Jahren von @ijtsrd
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Bluetooth
Broadcasting
Devices
Hardware
Location
Networking
Software
and
BluetoothBroadcastingDevicesHardwareLocationNetworkingSoftwareand
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2Volta: Performance and Programmability
J. Choquette, O. Giroux, und D. Foley. IEEE Micro, 38 (2): 42--52 (2018)
vor 6 Jahren von @loroch
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GPU
NVidia
Volta
architecture
hardware
GPUNVidiaVoltaarchitecturehardware
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2The Xbox One X Scorpio Engine
J. Sell. IEEE Micro, 38 (2): 53--60 (2018)
vor 6 Jahren von @loroch
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architercture
hardware
xbox
architercturehardwarexbox
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1The Celerity Open-Source 511-Core RISC-V Tiered Accelerator Fabric: Fast Architectures and Design Methodologies for Fast Chips
S. Davidson, S. Xie, C. Torng, K. Al-Hawai, A. Rovinski, T. Ajayi, L. Vega, C. Zhao, R. Zhao, S. Dai und 1 andere Autor(en). IEEE Micro, 38 (2): 30--41 (2018)
vor 6 Jahren von @loroch
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BNN
Hardware
RISC
SoC
accelerator
architecture
BNNHardwareRISCSoCacceleratorarchitecture
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2Plasticine: A Reconfigurable Accelerator for Parallel Patterns
R. Prabhakar, Y. Zhang, D. Koeplinger, M. Feldman, T. Zhao, S. Hadjis, A. Pedram, C. Kozyrakis, und K. Olukotun. IEEE Micro, 38 (3): 20--31 (2018)
vor 6 Jahren von @loroch
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architecture
asic
hardware
architectureasichardware
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3Motivation for and Evaluation of the First Tensor Processing Unit
N. Jouppi, C. Young, N. Patil, und D. Patterson. IEEE Micro, 38 (3): 10--19 (2018)
vor 6 Jahren von @loroch
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TPU
accelerator
architecture
asic
deep_learning
google
hardware
TPUacceleratorarchitectureasicdeep_learninggooglehardware
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3Structured Weight Matrices-Based Hardware Accelerators in Deep Neural Networks: FPGAs and ASICs
C. Ding, A. Ren, G. Yuan, X. Ma, J. Li, N. Liu, B. Yuan, und Y. Wang. Proceedings of the 2018 on Great Lakes Symposium on VLSI, Seite 353--358. ACM, (2018)
vor 5 Jahren von @loroch
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ASIC
FFT
FPGA
LSTM
architecture
deep_learning
hardware
ASICFFTFPGALSTMarchitecturedeep_learninghardware
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2AutoAccel: Automated Accelerator Generation and Optimization with Composable, Parallel and Pipeline Architecture
J. Cong, P. Wei, C. Yu, und P. Zhang. arXiv preprint arXiv:1809.07683, (2018)
vor 5 Jahren von @loroch
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architecture
design_automation
generation
hardware
architecturedesign_automationgenerationhardware
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3SqueezeJet: High-level Synthesis Accelerator Design for Deep Convolutional Neural Networks
P. Mousouliotis, und L. Petrou. Applied Reconfigurable Computing. Architectures, Tools, and Applications: 14th International Symposium, ARC 2018, Santorini, Greece, May 2-4, 2018, Proceedings 14, Seite 55--66. Springer, (2018)
vor 5 Jahren von @loroch
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FPGA
architecture
cnn
compression
hardware
quantization
FPGAarchitecturecnncompressionhardwarequantization
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1Analysis of Hardware Security to Prevent the Scan Based Attacks by using Sticky Counter

3XNORBIN: A 95 TOp/s/W hardware accelerator for binary convolutional neural networks

1A Review of design of Binary Golay Code and Extended Binary Golay Code for error correction

4Toolflows for Mapping Convolutional Neural Networks on FPGAs: A Survey and Future Directions

1Touchless Touchscreen

2Learning Recurrent Binary/Ternary Weights

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2Volta: Performance and Programmability

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