Autor der Publikation

An FPGA-Based Acceleration Methodology and Performance Model for Iterative Stencils.

, , , und . IPDPS Workshops, Seite 115-122. IEEE Computer Society, (2018)

Bitte wählen Sie eine Person um die Publikation zuzuordnen

Um zwischen Personen mit demselben Namen zu unterscheiden, wird der akademische Grad und der Titel einer wichtigen Publikation angezeigt. Zudem lassen sich über den Button neben dem Namen einige der Person bereits zugeordnete Publikationen anzeigen.

 

Weitere Publikationen von Autoren mit dem selben Namen

Performance Portable FPGA Design., , , , , , , und . FPGA, Seite 324. ACM, (2020)Adaptable Register File Organization for Vector Processors., , , , , , , , und . CoRR, (2021)DVINO: A RISC-V Vector Processor Implemented in 65nm Technology., , , , , , , , , und 33 andere Autor(en). DCIS, Seite 1-6. IEEE, (2022)Adaptable Register File Organization for Vector Processors., , , , , , , , und . HPCA, Seite 786-799. IEEE, (2022)Pearson Correlation Coefficient Acceleration for Modeling and Mapping of Neural Interconnections., , , und . IPDPS Workshops, Seite 223-228. IEEE Computer Society, (2017)A Case Study for an Accelerated DCNN on FPGA-Based Embedded Distributed System., , , , und . IPDPS Workshops, Seite 91-94. IEEE, (2019)Enhancing the Scalability of Multi-FPGA Stencil Computations via Highly Optimized HDL Components., , , , , und . ACM Trans. Reconfigurable Technol. Syst., 14 (3): 15:1-15:33 (2021)Flex-SFU: Accelerating DNN Activation Functions by Non-Uniform Piecewise Approximation., , und . DAC, Seite 1-6. IEEE, (2023)On How to Improve FPGA-Based Systems Design Productivity via SDAccel., , , , , und . IPDPS Workshops, Seite 247-252. IEEE Computer Society, (2016)Mix-GEMM: An efficient HW-SW Architecture for Mixed-Precision Quantized Deep Neural Networks Inference on Edge Devices., , , , , , und . HPCA, Seite 1085-1098. IEEE, (2023)