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A 32 kb 0.35-1.2 V, 50 MHz-2.5 GHz Bit-Interleaved SRAM With 8 T SRAM Cell and Data Dependent Write Assist in 28-nm UTBB-FDSOI CMOS.

, , , , , , , , , , , , und . IEEE Trans. Circuits Syst. I Regul. Pap., 64-I (9): 2438-2447 (2017)

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